RISC completo

Agile Analog está oferecendo o primeiro subsistema IP analógico completo para aplicações RISC-V no RISC-V Summit Europe em Barcelona. O subsistema inicial inclui todo o IP analógico necessário para um sistema típico de IoT alimentado por bateria, incluindo uma unidade de gerenciamento de energia (PMU), uma unidade de gerenciamento de sono (SMU) e conversores de dados. Este subsistema de IP analógico exclusivo, independente de processo, personalizável e embrulhado digitalmente ajudará a resolver muitos dos problemas que os projetistas de System on Chip (SoC) encontram atualmente, pois combina com um núcleo RISC-V para formar uma solução completa.

Chris Morrison, diretor de marketing de produtos da Agile Analog, explica: "A arquitetura RISC-V está permitindo uma onda de novos desenvolvimentos de produtos SoC, e a demanda por IP mais acessível e configurável está aumentando. Um dos principais desafios que os designers de chips digitais face está integrando o circuito analógico para suportar seus projetos de SoC."

Chris acrescenta: "Com nosso subsistema de IP analógico RISC-V, é possível acessar o IP analógico apropriado para um processo e fundição específicos. Isso pode ser integrado perfeitamente com o IP digital de um provedor de IP digital no espaço RISC-V, simplificando design de chip e acelerando o tempo de lançamento no mercado de novos aplicativos IoT RISC-V. Como acontece com todos os Agile Analog IP, esse subsistema é personalizável para fornecer o conjunto de recursos exato necessário para o aplicativo."

O IP analógico tradicional tem sido um grande gargalo por muitos anos, com opções limitadas disponíveis, e os projetistas de chips têm lutado para integrar vários blocos de IP analógico, geralmente de vários fornecedores. O projeto e a verificação do limite de sinal misto entre analógico e digital tem sido uma tarefa particularmente assustadora, pois é conhecida por ser demorada e cara, exigindo conhecimento e ferramentas especializados. No entanto, como resultado da tecnologia exclusiva do Agile Analog e da nova abordagem embrulhada digitalmente, esses desafios de integração e verificação podem ser abordados e prontamente resolvidos pelo Agile Analog em nome do cliente.

Este novo subsistema IP analógico é verificado em ambientes analógicos e digitais, conecta-se diretamente ao barramento periférico do MCU e é fornecido com um modelo SystemVerilog para fácil integração em um ambiente de verificação digital existente do SoC.

Calista Redmond, CEO da RISC-V International, comenta, "RISC-V já é visto em mais de 10 bilhões de núcleos globalmente, e o ecossistema RISC-V está florescendo. É realmente importante que existam soluções inovadoras como esta para ajudar os designers de chips em nossa comunidade para acelerar a entrega de novos aplicativos RISC-V IoT."

A macro inicial do subsistema RISC-V para aplicações IoT já está disponível, consistindo nos seguintes sub-blocos:

O subsistema ágil PMU é uma unidade de gerenciamento de energia eficiente e altamente integrada para SoCs/ASICs. Apresentando um power-on-reset, vários reguladores de queda baixa e um gerador de referência associado, ele foi projetado para garantir baixo consumo de energia e, ao mesmo tempo, fornecer recursos ideais de gerenciamento de energia. Equipado com um controlador digital integrado, este subsistema oferece controle preciso sobre inicialização e desligamento, suporta sequenciamento de alimentação e permite tensão de saída programável individual para cada LDO. Os monitores de status fornecem feedback em tempo real sobre o estado atual do subsistema, garantindo o desempenho ideal do sistema.

O subsistema agileSMU é uma macro integrada de baixo consumo de energia que consiste nos blocos de IP essenciais necessários para gerenciar com segurança a ativação de um SoC do modo de suspensão. Normalmente contendo um oscilador programável para operação de SoC de baixa frequência e RTC, vários comparadores de baixa potência que podem ser usados ​​para iniciar a sequência de ativação e uma reinicialização de inicialização que fornece uma reinicialização de inicialização robusta para o SoC . Equipado com um controlador digital integrado, este subsistema oferece controle preciso sobre comandos de despertar e sequenciamento. Os monitores de status fornecem feedback em tempo real sobre o estado atual do subsistema, garantindo o desempenho ideal do sistema durante todo o ciclo de vida do produto.